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Autor(s)
2014
A Design Flow for Physical Synthesis of Digital Cells with ASTRAN
Adriel Ziesemer Jr.
;
Ricardo Augusto da Luz Reis
;
Matheus Trevisan Moreira
;
Michel Evandro Arendt
;
Ney Laert Vilar Calazans
2013
Parity Check for m-of-n Delay Insensitive Codes
Julian José Hilgemberg Pontes
;
Ney Laert Vilar Calazans
;
Pascal Vivet
2014
Semi-custom NCL Design with Commercial EDA Frameworks: Is it Possible?
Matheus Trevisan Moreira
;
Augusto Neutzling Silva
;
Mayler Gama Alvarenga Martins
;
André Inácio Reis
;
Renato Perez Ribas
;
Ney Laert Vilar Calazans
2013
LiChEn: Automated Electrical Characterization of Asynchronous Standard Cell Libraries
Matheus Trevisan Moreira
;
Carlos Henrique Menezes Oliveira
;
Ney Laert Vilar Calazans
;
Luciano Copello Ost
2012
Adding Temporal Redundancy to Delay Insensitive Codes to Mitigate Single Event Effects
PONTES, JULIAN
;
Ney Laert Vilar Calazans
;
VIVET, PASCAL
2013
H2A: A Hardened Asynchronous Network on Chip
Julian José Hilgemberg Pontes
;
Ney Laert Vilar Calazans
;
Pascal Vivet
2014
Schmitt Trigger on Output Inverters of NCL Gates for Soft Error Hardening: is it Enough?
Ricardo Aquino Guazzelli
;
Guilherme Heck
;
Matheus Trevisan Moreira
;
Ney Laert Vilar Calazans
2012
An accurate Single Event Effect digital design flow for reliable system level design
PONTES, J.
;
Ney Laert Vilar Calazans
;
Pascal Vivet
2013
NCL+: Return-to-One Null Convention Logic
Matheus Trevisan Moreira
;
Carlos Henrique Menezes Oliveira
;
Ricardo Cademartori Porto
;
Ney Laert Vilar Calazans
2013
Design of Standard-Cell Libraries for Asynchronous Circuits with the ASCEnD Flow
Matheus Trevisan Moreira
;
Ney Laert Vilar Calazans
Descubrimiento
Autor
29
Matheus Trevisan Moreira
9
Fernando Gehm Moraes
7
Peter Anthony Beerel
7
Ricardo Aquino Guazzelli
5
Carlos Henrique Menezes Oliveira
5
Matheus Moreira
4
César Augusto Missio Marcon
4
Guilherme Heck
4
Matheus Gibiluka
4
Michel Evandro Arendt
.
siguiente ►
Tema
24
Asynchronous Circuits
7
asynchronous design
7
Null Convention Logic
5
C-element
5
NCL
5
QDI
5
Quasi-Delay Insensitive Circuits
5
Standard Cell
5
Standard Cell Library
4
Low Power
.
siguiente ►
Fecha de sumisión
3
2019
4
2017
3
2016
9
2015
9
2014
11
2013
10
2012
4
2011